”VHDL is a language for describing digital electronic systems. It arose out of the United States Government’s Very High Speed Integrated Circuits (VHSIC) program, initiated in 1980. In the course of this program, it became clear that there was a need for a standard language for describing the structure and function of integrated circuits (ICs). Hence the VHSIC Hardware Description Language (VHDL) was developed, and subsequently adopted as a standard by the Institute of Electrical and Electronic Engineers (IEEE) in the world. - Peter J. Ashenden”
VHDL singkatan dari VHSIC Hardware Description Language dan merupakan sebuah bahasa pemrograman yang digunakan untuk mendefinisikan hardware elektronika digital. Pada pertengahan tahun 80’an, Departemen Pertahanan US dan IEEE mensponsori pengembangan bahasa pemrograman ini dengan tujuan untuk mengembangkan VHIC. Saat ini, VHDL telah menjadi salah satu bahasa standar industri elektronika yang digunakan untuk menggambarkan sistem digital.
Meskipun sepintas terlihat sama, ada beberapa hal yang membedakan VHDL dengan bahasa pemrograman lain pada umumnya. VHDL berhubungan dengan gerbang logika dimana setiap perintah dieksekusi secara parallel dengan segera saat adanya inputan. Sebuah program HDL meniru perilaku fisik, biasanya digital, sistem. Hal ini juga memungkinkan penggabungan spesifikasi waktu (gerbang penundaan) serta untuk menggambarkan sistem sebagai suatu interkoneksi dari berbagai komponen.
Teknologi VHDL ini terbagi berdasarkan jumlah gate yang ada, yaitu :
a. < 500 gerbang SPLD (Simple Programmable Logic Device)
b. 500 sampai 5000 gerbang CPLD (Complex Programmable Logic Device)
c. 5000 sampai 10.000 gerbang FPGA (Fast Programmable Gate Array) d. 10.000 sampai > 20.000 gerbang ASIC (Aplication Specific Intregrated Circuit)
VHDL terdiri dari beberapa elemen dasar, yaitu :
1. Identifier 4. Entity
2. Data Object 5. Architecture
3. Data Types 6. Package
1. Identifier
Dalam VHDL, Identifier memiliki beberapa karakter dengan aturan sebagai berikut :
1. Karakter yang diperbolehkan adalah huruf besar(A..Z), huruf kecil(a..z), huruf(0..9) dan garis
bawah(_).
2. Karakter pertama harus berupa huruf.
3. Karakter terakhir tidak diperbolehkan berupa garis bawah(_), penggunaan 2 karakter garis
bawah(_) juga tidak diperbolehkan.
4. Penggunaan huruf besar dan huruf kecil dianggap sama (tidak case sensitive).
5. Komentar dalam VHDL dimulai dengan karakter --.
2. Data Object
Terdapat 3 obyek data yaitu :
1. Konstanta
Obyek konstanta dapat menyimpan sebuah nilai yang didefiniskan saat deklarasi konstanta. Nilai yang sudah didefinisikan tersebut tidak dapat diubah selama proses desain.
Constant identifier[,identifier..]:type[:value];
2. Variabel
Obyek variabel dapat menyimpan sebuah nilai yang diberikan saat desain, dan nilai tersebut dapat dirubah kapanpun saat desain.
Variable identifier[,identifier..]:type[:value];Syntax:
variable ctrl_bits: std_logic;
3. Signal
Obyek Signal bisa disamakan dengan variable, perbedaannya adalah bahwa signal dapat menyimpan ataupun melepaskan nilai logika, sedangkan variable tidak dapat, oleh karena itu, signal dapat diwujudkan dalam elemen memori.
Signal identifier[,identifier..]:type[:value];
Syntax:
signal con: std_logic;
3. Data Types
Ada 2 macam Data type yang digunakan berdasarkan standar IEEE, yaitu :
a. Berdasarkan standar IEEE 1076/93, yaitu : Boolean, Bit, Bit_vector dan Integer.
b. Berdasarkan standar IEEE 1164, yaitu Std Ulogic, std Logic dan std_Logic Vector.
4. Entity
Entity memberikan arti tentang bagaimana sebuah bagian rancangan dideskripsikan di VHDL dalam hubungannya dengan model VHDL lain dan juga memberikan nama untuk model tersebut. Di dalam entity juga diperbolehkan untuk mendefinisikan beberapa parameter yang mengambil model menggunakan hierarki. Kerangka dasar untuk sebuah entity digambarkan sebagai berikut :
entity ….
entity
Syntax:
entity entity_name is
Port declaration;
end entity_name;
…list of port declarations…
);
Deklrasi port ini mendefinisikan jenis dari koneksi dan arah yang sesuai. Misalnya, deklarasi port untuk sebuah input bit adalah 1, maka digambarkan sebagai berikut :
in1 : in bit;
port (
in1, in2 : in bit;
out1 : out bit
);
5. Architecture
[type-declarations]
[signal-declarations]
[constant-declarations]
BEGIN
[architecture definition]
END architecture-name;
Dalam architecture body ada beberapa jenis, antara lain :
a. Structural description
· Signal declaration.
· Component instances
· Port maps.
· Wait statements.
Component declaration:
Syntax:
component component_name [is]
List_of_interface ports;
end component component_name;
b. Data flow description
Berikut ini adalah coding half adder yang mempunyai 1 XOR gate dan sebuahAND gate.
Library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity ha_en is
port (A,B:in bit;S,C:out bit);
end ha_en;
architecture ha_ar of ha_en is
begin
S<=A xor B;
C<=A and B;
end ha_ar;
c. Behavioral description
Yang termasuk sequential statement, antara lain :
1) Process statement
2) If-then-else statement
3) Case-when statement
4) For-loop statement
5) While-loop statement
6. Package
ENTITY entity-name IS PORT
[signal][sig-name,..]:[direction] type;
[;signal[sig-name,..]:[direction] type]
.
.
);
END entity-name;
ARCHITECTURE architecture-name OF entity-name IS
[type-declarations]
[signal-declarations]
[constant-declarations]
BEGIN
[architecture definition]
END architecture-name;
Berikut ini adalah contoh coding d-flip flop menggunakan process dan if statement.
library IEEE;
use IEEE.std_logic_1164.all;
entity dffv1 is
port(
d : in std_logic;
ena : in std_logic;
q : out std_logic
);
end dffv1;
architecture arch1 of dffv1 is
begin
process (d, ena)
begin
if (ena = '1') then
q <= d;
end if;
end process;
end arch1;
Berikut ini adalah contoh coding d-flip flop menggunakan wait statement.
library IEEE;
use IEEE.std_logic_1164.all;
entity dff is
port(
D : in std_logic;
CLK : in std_logic;
Q : out std_logic;
Qbar : out std_logic
);
end dff;
architecture arch1 of dff is
begin
-- Your VHDL code defining the model goes here
output: process
begin
wait until (CLK'event and CLK = '1');
Q <= D after 10 ns;
Qbar <= not D after 10 ns;
end process output;
end arch1;
DAFTAR PUSTAKA
Spiegel, J. (2006). VHDL Tutorial. (Online). Tersedia: http://www.seas.upenn.edu/~ese201/ vhdl/vhdl_primer.html [ 9 Maret 2010 ]
Sutikno, T. (2009). VHDL = Very High-Speed Integrated Circuit (VHSIC) Hardware Description Language. (Online). http://blog.uad.ac.id/tole/2009/03/vhdl-very-high-speed-integrated-circuit-vhsic-hardware-description-language [ 8 Maret 2010 ]
